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西门子PLC综合课程培训
 
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      增加互动环节, 保障培训效果,坚持小班授课,每个班级的人数限3到5人,超过限定人数,安排到下一期进行学习。
   授课地点及时间
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【广州分部】:广粮大厦 【西安分部】:协同大厦 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦
开班时间(连续班/晚班/周末班):即将开课,详情请咨询客服!
   课时
     ◆资深工程师授课
        
        ☆注重质量 ☆边讲边练

        ☆若学员成绩达到合格及以上水平,将获得免费推荐工作的机会
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   质量以及保障

      ☆ 1、如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
      ☆ 2、在课程结束之后,授课老师会留给学员手机和E-mail,免费提供半年的课程技术支持,以便保证培训后的继续消化;
      ☆3、合格的学员可享受免费推荐就业机会。
      ☆4、合格学员免费颁发相关工程师等资格证书,提升您的职业资质。

课程大纲
 

初级一FPGA/CPLD简介掌握常用FPGA/CPLD的基本结构;FPGA与CPLD的比较, FPGA/CPLD常用开发工具
初级二开发流程需求分析到模块划分; 设计输入到综合优化;实现到时序收敛;仿真测试到板级调试
初级三软件开发平台搭建Quartus Ⅱ的安装、ModelSim的安装;基本开发流程概述; 第一个工程实例、工程建与设计输入; 行为仿真 、引脚分配与编译、门级仿真、板级调试
初级四VERILOG语言入门能熟练使用VERILOG设计多路选择器和锁存器; 能使用VERILOG设计全加器初级五VERILOG的设计基础了解Verilog HDL; 掌握Verilog HDL的模块中的端口定义,模块的描述方法
初级六VERILOG的数据类型和运算符掌握数据类型,运算符,运算符的优先级;掌握逻辑值,线网,寄存器,数字的表示,向量,数组,参数,字符串等
初级七VERILOG模块模块的基本概念,模块的例化,模块的测试
初级八VERILOG顺序代码块;VERILOG并行代码块两个过程,寄存器变量的过程赋值、线网变量的连续赋值、时序控制
初级九VERILOG语言的条件语句掌握if语句,case语句,循环语句与结构说明语句
初级十仿真熟练掌握延时模型、固有延时、传输延时、仿真6 ;仿真激励信号的产生; VERILOG测试基准;VERILOG系统级仿真
中级一PWM发生器实验通过基于时钟分频的PWM发生器,掌握仿真验证与板级调试
中级二按键消抖实验掌握运用VERILOG语言,实现经典的按键消抖实例从仿真验证与板级调试全过程中级三流水灯实验通过实际案例,掌握基于Johnson计数器的流水灯实验 中级四数码管实验通过实际案例,掌握数码管驱动显示实验
中级五显示驱动实验掌握运用VERILOG语言,VGA显示驱动实例从仿真验证与板级调试全过程
中级六串口收发实验掌握运用VERILOG语言,UART串口收发实验从仿真验证与板级调试全过程
中级七键盘解码实验通过实际案例,掌握PS/2键盘解码实验
中级八I2C实验通过实际案例,掌握基于I2C通信的EEPROM读/写实验
中级九SRAM实验通过实际案例,掌握掌握运用VERILOG语言实现SRAM读/写测试实验
高级一状态机设计掌握三种不同的状态机写法高级二复位设计异步复位与同步复位
高级三时序分析掌握时序分析基础;基于ISE的时序约束;基于Time Quest的时序分析
高级四FPGA设计思想速度和面积互换原则;乒乓操作及串/并转换设计;流水线设计;逻辑复制与模块复用;模块化设计;时钟设计技巧
高级五综合项目一直流电机伺服控制系统;通过SPWM驱动三相逆变器,利用VERILOG硬件描述语言实现相应模块控制三相交流电动机,以达到调整频率命令进而调整电机转速的目的
高级六综合项目二数码相框项目;在项目经理指导下能够实现色彩空间变换、VGA控制、视频解压缩处理及图像FIR滤波器设计;掌握视频降噪算法设计

 
 
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